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Tests et caractérisations ESD
Afin de définir une mesure de la robustesse ESD c’est-à-dire son niveau de défaillance ESD, différents types de testeurs furent développés. Ces testeurs sont supposés reproduire les différentes formes d’ondes en courant générées lors des événements ESD. Ces tests obéissent à des normes garantissant ainsi la compatibilité des résultats de mesure entre les différents types de testeurs. Les principaux tests qui sont décrits dans ce chapitre sont les tests HBM (Human Body Model), MM (Machine Model), et CDM (Charged Device Model). Ces tests sont destructifs et outre le fait qu’ils permettent d’évaluer le niveau de robustesse ESD d’un composant, ils n’apportent aucune information pour la compréhension du comportement de la structure de protection. C’est pourquoi, parallèlement à ces tests industriels, ont été développées des techniques de caractérisation ESD qui ne sont pas obligatoirement destructives. Ces dernières ont le double avantage d’évaluer la robustesse ESD du dispositif mais également d’extraire certains paramètres électriques caractéristiques d’une structure de protection ESD. La connaissance de ces paramètres aboutit à une meilleure compréhension du comportement du dispositif ce qui permet par la suite de l’optimiser. Les principales techniques de caractérisation ESD décrites dans les paragraphes ci-après sont le TLP (Transmission Line Pulsing) et le VFTLP (Very Fast Transmission Line Pulsing).
Test HBM
Le test HBM demeure encore le test industriel le plus largement utilisé pour évaluer la robustesse ESD d’un CI. Son modèle de décharge est le plus ancien. Il correspond au courant de décharge généré par une personne debout qui toucherait avec le bout de son doigt un composant relié à la masse (Figure 1-1(a)). Le circuit électrique permettant de simuler ce type de décharge comprend une capacité Cc de 100pF en série avec une résistance Rs de 1500Ω, ces deux éléments étant connectés au dispositif sous test noté DUT pour Device Under Test (Figure 1-1 (b)). Ce premier modèle ne tient pas compte d’éléments parasites. La capacité de 100pF représente la valeur moyenne de la capacité d’un individu debout tandis que la résistance de 1500Ω représente en moyenne la résistance du corps humain. (a) (b)
Figure 1-1. Modèle du corps humain (a) et schéma électrique associé au test HBM (b) L’alimentation haute tension charge préalablement la capacité à une tension de l’ordre de quelques kilos Volts (kV) qui représente la tension de pré-charge notée Vpré-charge. Cette valeur contrôle l’intensité de la décharge et qualifie la robustesse HBM (exprimée en kV) pour le circuit testé selon un critère de défaillance généralement défini par le courant de fuite pour une tension utile donnée. L’interrupteur bascule alors permettant ainsi à la capacité de se décharger à travers la résistance de 1500Ω et le DUT. La forme d’onde du courant de décharge est représentée à la Figure 1-2. Celle-ci ne peut être obtenue qu’en prenant compte dans le circuit l’effet d’inductances parasites fixant le temps de montée. De par la faible impédance du DUT, la décharge HBM est associée à une impulsion de courant dont la durée moyenne est de 300ns avec un temps de montée compris entre 2 et 10ns. La valeur du pic de courant varie entre 1 et 10A, en fonction de la valeur de la tension de pré-charge.
Figure 1-2. Forme d’onde du courant de décharge HBM pour une tension de pré-charge de 2kV
Un schéma plus complet du circuit équivalent HBM tenant compte des composants parasites introduits par l’environnement du DUT c’est-à-dire son boîtier ainsi que l’appareillage de test HBM est représenté à la Figure 1-3. Les capacités Cs, Ct et l’inductance Lp influencent la forme d’onde du courant permettant ainsi de générer des formes d’ondes plus réalistes.
Lp contrôle notamment le temps de montée tandis que Ct représente la capacité parasite associée au testeur. Des normes spécifient les valeurs des composants du schéma électrique ainsi qu’un gabarit de la forme d’onde du courant de décharge dans un court-circuit ou dans une résistance de 500ΩNORM1, NORM2, NORM3.
Une équationBERT01 permet d’écrire l’expression simplifiée du courant de décharge dont est extraite la valeur maximale du pic de courant .
Pour les circuits intégrés, une robustesse minimale de 2kV est généralement requise pour permettre leur manipulation sans risque pour les conditions de stockage et d’assemblage. Ces 2kV correspondent alors à 1,33A de courant maximal Ipic.
Test MM
Le modèle MM fut initialement développé au Japon. C’est une extension du modèle HBM et peut être considéré comme son pire casVERH98. Il correspond à la décharge ESD que produirait une machine ou une personne manipulant un outil métallique (Figure 1-4(a)).
Le schéma électrique complet associé au modèle MM est alors le même que pour le modèle HBM (Figure 1-1(b)) avec des valeurs de Cc et de Rs différentes. En effet, la capacité Cc est de 200pF et la résistance Rs est quasi-nulle. La capacité est préalablement chargée sous quelques centaines de volts puis déchargée seulement à travers le DUT ce qui signifie qu’il n’y a pas de résistance supplémentaire dans le chemin de décharge (d’où Rs=0Ω). Du fait de cette faible résistance, le stress ESD associé au modèle MM est donc beaucoup plus sévère que celui du modèle HBM pour les mêmes tensions de pré-charge. Pour la même raison, la forme d’onde et le pic de courant sont alors fortement dépendants des valeurs des éléments parasites. La forme d’onde du courant de décharge est oscillatoire (Figure 1-4(b)) avec une fréquence comprise entre 5 et 15MHz. La valeur maximale du courant lors d’une décharge MM peut varier entre 1 et 10A. Des normes rendent compte des valeurs des paramètres et de la forme d’onde du courant dans une résistance de 500Ω et un court-circuitNORM4, NORM5, NORM6.
Le test MM n’est pas le test le plus répandu à cause de son manque de reproductibilité AMER92. Du fait de la faible valeur de résistance série, le test MM est très dépendant dutesteur utilisé. De plus, l’inductance du DUT ainsi que celle du boîtier influencent trop le test MM le rendant ainsi difficile à reproduire. C’est pourquoi, les procédures de test sont encore peu standardisées. Les spécifications actuelles exigent des circuits intégrés qu’ils (qui) supportent au minimum des tensions de pré-charges d’amplitude 200V.
Test CDM
Le modèle CDM est le plus récent parmi les modèles de courant de déchargeSPEA01. Il diffère des modèles HBM et MM par le fait que cette fois-ci le composant n’est plus victime d’un stress ESD mais en est à l’origine. Le modèle représente la décharge d’un composant chargé vers la masse par une seule de ses broches. Il devient d’une grande utilité pour les environnements modernes de production dans lesquels l’automatisation se généralise.
Tout d’abord, le DUT va se charger en accumulant des charges positives ou négatives. Le DUT est symbolisé par une simple capacité chargée qui va ensuite se décharger jusqu’à la masse par le chemin le moins résistif du CI symbolisé par une inductance Ls et une résistance Rs en série. Le schéma électrique qui lui est associé est représenté à la Figure 1-5(a).
Il est toutefois difficile d’évaluer les valeurs des composants parasites. En effet, le boîtier, la puce, le chemin de décharge ainsi que les conditions de la mesure sont autant de paramètres qui influencent les valeurs de Ls, de Rs et de la capacité CS associée au DUT. C’est pourquoi la valeur de la capacité peut varier entre 1pF et 100pF, celle de l’inductance entre 2,5nH et 50nH et enfin la résistance a une valeur de quelques Ohms.
Le stress CDM devient alors difficile à mettre en pratique notamment au niveau de sa reproductibilité. La durée d’une décharge CDM est très brève, environ 5ns et peut atteindre des pics de courant de plusieurs dizaines d’ampères [GIES98] avec des temps de montées de quelques dixièmes de nanosecondes (Figure 1-5(b)). Le CDM a été développé afin de comprendre la destruction inattendue de certains oxydes notamment au cœur du circuit, dont l’origine ne pouvait être expliquée par les stress HBM et MM. Il permet notamment de vérifier si la structure de protection est capable de faire face à un pic de courant important ou encore que le déclenchement de la structure est suffisamment rapide pour assurer la protection du circuit.
Caractérisation TLP
Les différents tests ESD décrits précédemment (tests HBM, MM et CDM) évaluent le niveau de robustesse de la structure étudiée. Ils déterminent la valeur de tension de pré-charge maximale du test que pourra supporter le dispositif avant que sa fonctionnalité s’en trouve dégradée. Pour autant, la compréhension des mécanismes physiques mis en jeu lors d’un événement ESD n’est pas évidente. Il devient alors difficile de déduire le comportement du composant face à une ESD afin d’en optimiser sa conception géométrique et technologique.
C’est pourquoi MaloneyMALO85 développa en 1985 la caractérisation TLP (Transmission Line Pulsing) appliquée aux dispositifs microélectroniques. Celle-ci permet d’obtenir la courbe I-V du dispositif étudié et d’extraire les paramètres caractéristiques d’une structure de protection ESD indispensables à son optimisation. Cette caractéristique ne peut être mesurée en régime statique car le composant serait prématurément détruit par effet thermique avant d’atteindre les forts niveaux de courant spécifiques aux ESD. La technique du TLP consiste à effectuer des mesures en régime de polarisation quasi-statique, en générant des impulsions de courant d’amplitude variable. La durée d’application de l’impulsion TLP est choisie de façon à corréler d’un point de vue énergétique la caractérisation TLP et le stress HBM. En effet, pour la même tension de pré-charge, l’énergie contenue dans une impulsion de courant d’une durée de 100ns correspond à celle contenue dans un stress HBM ayant une forme d’onde en courant présentant un temps de descente de 150nsPIER88. En pratique, la méthode TLP utilise la charge et la décharge d’une ligne de transmission pour générer des impulsions rectangulaires comparables en amplitude et en durée à une décharge électrostatique (Figure 1-6).
La ligne de transmission est un câble coaxial d’impédance caractéristique 50Ω, dont la longueur L fixe la largeur de l’impulsion. Lorsque le relais REL1 est ouvert, la source de tension continue VE charge la ligne de transmission puis le relais se ferme permettant à la ligne de se décharger sur le DUT. Il est à noter que l’extrémité de la ligne est terminée par l’association en série d’une diode et d’une résistance de 50Ω afin d’éviter les réflexions négatives parasites. La résistance RS, d’une valeur de 500Ω, permet de transformer la source de tension en générateur de courant. Comme l’impédance d’un dispositif de protection présente d’importantes variations au cours d’une décharge électrostatique, une résistance RL garantit alors l’adaptation de la ligne sur 50Ω quelque soit l’impédance du composant. Lorsque la mesure est effectuée sur une protection seule (simple ou multi doigts), il est alors possible d’extraire de sa caractéristique I-V des paramètres électriques critiques comme la tension et le courant de déclenchement VT1 et IT1, la tension de maintien VH pour les structures avec retournement, la résistance à l’état passant ainsi que les valeurs de tension et de courant de défaillance notée respectivement VT2 et IT2 (Figure 1-7). Ayant accès à ces paramètres, il est alors possible de prévoir si la structure est à même de protéger une application.
Caractérisation VFTLP
La technique de caractérisation VFTLPGIES98ORYX04 fut développée dans le but de correspondre d’un point de vue énergétique à un stress de type CDM. Le principe est le même que celui du TLP si ce n’est que les impulsions de courant ne sont appliquées que durant quelques nanosecondes (typiquement 5ns) et avec des temps de montée très rapides compris entre 150 et 300ps. Comme pour la technique du TLP, la caractérisation VFTLP permet de tracer une caractéristique I-V de la structure de protection ESD étudiée et d’en extraire les mêmes paramètres indispensables à son optimisation.
Défaillance
Pour optimiser une structure de protection ESD, il est nécessaire de comprendre l’origine de sa défaillance c’est-à-dire sa localisation ainsi que les mécanismes qui en sont à l’origine. Les techniques d’analyses de défaillance sont des outils indispensables à ce travail. Celles-ci permettent tout d’abord de localiser dans le composant ou dans le circuit la zone dans laquelle est apparu un défaut. Cette localisation est effectuée grâce à des techniques comme celles des cristaux liquides ou la microscopie à émission lumineuse. Une fois le défaut localisé, le silicium est mis à nu grâce à une étape de « dé-processing » avant d’être analysé. Le « dé-processing » consiste à enlever successivement les niveaux de passivation, d’oxyde inter-niveaux voire de métaux jusqu’à atteindre le silicium. Une observation minutieuse au microscope électronique à balayage permet d’examiner en détail le type de dégâts subit par la structure.
Ce paragraphe présente les trois principaux mécanismes de défaillances pouvant avoir lieu dans un dispositif suite à un stress ESD. Ceux-ci se situent à différents niveaux du composant. En effet, la défaillance peut avoir lieu dans le silicium, dans le diélectrique ou bien encore au niveau de la métallisation.
Défaillance dans le silicium
Le principal mécanisme de défaillance des CI se traduit dans la plupart des cas par la destruction au niveau silicium d’une jonction métallurgique. La destruction est alors d’origine thermique. En effet, lors d’un événement ESD, la jonction métallurgique est fortement polarisée en inverse. Celle-ci conduit alors un courant important là où le champ électrique est maximal. Le produit courant/tension font que la puissance à dissiper dans cette zone est maximale pouvant atteindre quelques dizaines voire quelques centaines de watts. Pour un certain niveau de courant appelé courant de défaillance noté IT2 (Figure 1-7), on observe une chute de tension aux bornes de la structure. Ce phénomène est appelé second claquage thermique. Il s’ensuit un emballement thermique provoquant la fonte du silicium au niveau de la jonction métallurgique. Lors de la fusion du silicium, les dopants se redistribuent localement. Une fois le stress ESD terminé, la température diminue et le silicium se re-solidifie. Cela entraîne dans la structure la création de défauts irréversibles conduisant à une augmentation significative du courant de fuite. La fonctionnalité du composant est alors suffisamment altérée pour que celui-ci soit considéré comme défaillant.
Défaillance dans le diélectrique
Afin d’améliorer les performances des circuits intégrés, les dimensions technologiques sont constamment réduites, accompagnant la diminution de l’épaisseur de l’oxyde de grille. Les tensions que peuvent supporter ces oxydes sont donc de plus en plus faibles. La fiabilité de ces composants est par conséquent diminuée. Pour une certaine valeur de tension appliquée sur le diélectrique, on assiste au phénomène de claquage de l’oxyde (les coins, bords et défauts sont les plus vulnérables). Celui-ci est initialisé par le passage d’un courant à travers l’oxyde entraînant une augmentation de la température dans le diélectrique suivie de sa fusion locale. L’oxyde peut également être détruit si la température du silicium en surface (proche de l’interface silicium/oxyde) atteint la température de fusion de l’oxyde. Dans cette éventualité, l’oxyde fond et se mélange au silicium créant ainsi un court-circuit entre le métal et l’oxyde.
Défaillance dans les métaux
La fonte d’un niveau de métal peut avoir différentes origines. La première peut être un mauvais dimensionnement de la largeur de la piste de métal. En effet, si celle-ci est trop étroite pour supporter le fort courant ESD qui la traverse, la piste fond par effet joule. D’autre part, une mauvaise optimisation de la structure aura les mêmes conséquences. Par exemple, pour un composant de type MOS, si la distance entre le bord du contact de drain et celui de la grille n’est pas suffisante, la température émise à la jonction drain/substrat peut être propagée au contact du fait de sa proximité. La température peut devenir suffisamment élevée pour atteindre la température de fusion du contact (800K pour un contact en Aluminium) entraînant la fonte de celui-ci et donnant lieu à un défaut de type « circuit ouvert ».
Critère de défaillance
Quelque soit le type de stress ESD (HBM, MM, CDM, TLP ou VFTLP) appliqué à la structure de protection afin de caractériser sa robustesse, le critère de défaillance le plus utilisé est l’évolution du courant de fuite dans le dispositif (Figure 1-8).
Figure 1-8. Evolution du courant de fuite d’un composant lors de sa caractérisation ESD
Une première mesure du courant de fuite est réalisée avant d’appliquer le premier niveau de stress ESD. Celle-ci servira de référence pour la suite. Ensuite, après chaque stress ESD d’intensité croissante, le courant de fuite est mesuré et comparé à sa référence. Dès que le courant de fuite excède une certaine limite préalablement fixée, la structure est alors considérée comme défaillante. La structure n’a pas toujours besoin d’être physiquement détruite pour être considérée comme défaillante. En effet, une élévation trop importante du courant de fuite indique la création de défauts latents dans le dispositif pouvant altérer par la suite la fonctionnalité du dispositif. Ceci a pour conséquence de réduire la fiabilité du composant. La valeur limite du courant de fuite à partir de laquelle la structure est considérée comme défaillante est propre à chaque composant et diffère selon les applications. Le niveau de courant de fuite maximal est généralement fixé à 1µA pour une valeur de tension correspondant à la spécification du produit pour lequel ce composant est destiné. Afin de minimiser la création de défauts latents et par conséquent d’augmenter la fiabilité des dispositifs de protection ESD, la valeur du courant de fuite maximal a tendance à être abaissée jusqu’à 1nA.
Sur la Figure 1-8, le critère de défaillance est fixé à un courant de 1µA pour une tension d’alimentation de 3,3 V ou 5,5V.
1 représente la mesure du courant de fuite de référence.
2 la modification du courant de fuite est faible et ce dernier n’a pas atteint le critère de défaillance fixée. La structure n’est donc pas considérée comme défaillante.
3 l’augmentation du courant de fuite est telle que le critère de défaillance est atteint pour l’alimentation de 3,3V. En revanche pour l’alimentation de 5,5V, la structure est encore considérée comme non défaillante bien que le courant de fuite soit proche de 1µA. Dans ce cas là, la modification du courant de fuite est assez importante pour supposer la présence de défauts latents susceptibles d’altérer son fonctionnement.
4 le courant de fuite est largement supérieur à 1µA pour toute la gamme de tension. La structure est donc détruite.
Protection des circuits intégrés
Après avoir présenté le rôle d’une structure de protection et le comportement électrique qui lui est associé, nous expliquerons la stratégie de développement d’une structure de protection ESD puis celle d’un ensemble de structures appelé réseau de protection, nécessaire à la protection d’un CI. Ce paragraphe présentera ensuite succinctement les structures de protection ESD couramment utilisées. Les mécanismes physiques intervenants dans ces dispositifs lors d’un stress ESD c’est-à-dire pour les régimes de forts courant, seront décrits en détail pour deux types de composants microélectroniques : la résistance et le transistor bipolaire NPN autopolarisé.
Fonctionnement d’une structure de protection contre les ESD
Le fonctionnement d’une structure de protection contre les ESD est semblable à celui d’un interrupteur. En effet, lorsque le circuit est en régime de fonctionnement normal, la protection doit être « transparente » pour le circuit à protéger et donc présenter une très forte impédance comme celle d’un interrupteur ouvert. Au contraire, lorsqu’une décharge électrostatique est appliquée au circuit, la protection doit se comporter comme un interrupteur fermé dont la faible impédance permet de dériver un maximum de courant de décharge.
L’optimisation d’une structure de protection ESD consiste donc à contrôler sa caractéristique électrique de sorte qu’elle s’approche au mieux de celle de l’interrupteur idéal. Pour cela, une « fenêtre » de conception est définie pour chaque plot du circuit à protéger. L’intégration croissante des CI conduit à un nombre de plots de plus en plus importants à protéger. De ce fait, la protection d’un CI devient un véritable défi en termes de surface de silicium occupée.
Marges de conception :
La Figure 1-9 représente les marges (ou fenêtre) de conception que doit respecter une structure de protection ESD lors de son développement. Celles-ci varient en fonction du circuit à protéger.
La caractéristique électrique I-V du dispositif de protection doit être contenue entre deux valeurs de tensions imposées par le circuit à protéger. La limite basse de tension correspond à la tension d’alimentation du circuit. Elle est notée Valim. Ceci implique que la structure de protection ne doit pas se déclencher pour des valeurs de tension inférieures à Valim afin de ne pas perturber le circuit lorsque celui-ci est en régime de fonctionnement normal. La limite haute de tension quant à elle correspond à la tension maximale supportable par le circuit avant sa destruction. Cette dernière peut correspondre à la tension de claquage d’un oxyde ou d’une jonction et est notée Vclaquage. Par conséquent, la tension de déclenchement de la structure VT1 doit demeurer inférieure à Vclaquage. La marge de bruit correspondant à des tolérances de 10% sur la limite basse de tension est également représentée sur la Figure 1-9. Pour une structure avec retournement (ou repliement), la tension minimale VH présentée par la structure de protection doit être supérieure à Valim. Une fois repliée, la structure de protection présente une résistance à l’état passant RON. Une faible valeur de celle-ci permet de rendre la structure plus robuste face à une ESD. Le courant de défaillance IT2 correspond au maximum de courant supportable par la structure. Le courant IESDmax représente la valeur de la robustesse demandée à la structure.
Dans les technologies de puissance intelligente (Smart Power), la gamme de tension à protéger est très large. Il devient donc indispensable d’avoir à sa disposition un large choix de structures de protection avec des tensions de déclenchement et de repliement différentes. Le développement de ces structures ne peut donc plus se faire de manière empirique. Il est nécessaire d’utiliser pour cela des outils de conception et de prédiction permettant de développer ces dispositifs de manière fiable permettant de réduire les cycles de développement et par conséquent les coûts.
Stratégie de protection d’un circuit face aux ESD
La Figure 1-10 présente l’agencement classique des structures de protection dans un circuit intégré. Toutefois, afin de suivre l’évolution des technologies, les dispositifs ESD ainsi que leur configuration dans un circuit doivent être adaptéesPOLG99. De façon générale, les structures de protection doivent se situer autour du cœur du circuit à protéger et au plus près des entrées/sorties du composant ainsi que des bus d’alimentation.
Pour l’étage d’entrée d’un circuit CMOS, ce sont les oxydes de grille à l’entrée des inverseurs qui sont les éléments les plus sensibles à une agression extérieure et notamment aux ESD. Le circuit de protection d’entrée adopté est alors composé de deux étages de protection ESD isolés par une résistance. Ces derniers sont disposés en Π respectivement par rapport à VDD et VSS. L’étage secondaire de protection se déclenche en premier dès l’apparition d’une ESD limitant ainsi la tension aux bornes du circuit à protéger. L’étage primaire quant à lui absorbe l’énergie de la décharge en déviant la majeure partie du courant de décharge. Le rôle de la résistance entre les deux étages est de limiter le courant dans le second étage et d’élever le potentiel sur l’entrée jusqu’à déclencher la protection du premier étage.
Le deuxième étage se déclenchera si la résistance à l’état passant du premier étage n’est pas suffisante pour maintenir le potentiel sur l’entrée des inverseurs en dessous de la tension de claquage des oxydes.
Table des matières
Introduction générale
Chapitre1 Structures de protection contre les décharges électrostatiques et méthodes de conception
1.1 Phénomènes ESD
1.1.1 Origine des ESD
1.1.1.1 Triboélectricité
1.1.1.2 Induction
1.1.1.3 Causes des décharges électrostatiques
1.1.2 Tests et caractérisations ESD
1.1.2.1 Test HBM
1.1.2.2 Test MM
1.1.2.3 Test CDM
1.1.2.4 Caractérisation TLP
1.1.2.5 Caractérisation VFTLP
1.1.3 Défaillance
1.1.3.1 Défaillance dans le silicium
1.1.3.2 Défaillance dans le diélectrique
1.1.3.3 Défaillance dans les métaux
1.1.3.4 Critère de défaillance
1.2 Protection des circuits intégrés
1.2.1 Fonctionnement d’une structure de protection contre les ESD
1.2.2 Marges de conception :
1.2.3 Stratégie de protection d’un circuit face aux ESD
1.2.4 Principaux éléments de protection :
1.2.4.1 Résistances :
1.2.4.2 Diodes :
1.2.4.3 Transistors bipolaires NPN :
1.2.4.4 Transistors NMOS :
1.2.4.5 Thyristors :
1.3 Simulation de structures ESD
1.3.1 Prédiction de la robustesse ESD par la simulation
1.3.1.1 Phénomène de second claquage thermique
1.3.1.1.a Définition et origines
1.3.1.1.b Optimisation pour un composant ESD
1.3.1.2 Simulation circuit de type SPICE
1.3.1.3 Simulation composant
1.3.1.3.a Le simulateur de composant ISE
1.3.1.3.b Prédiction de la robustesse ESD dans la littérature
1.3.1.3.c Travaux d’Esmark
1.3.1.3.d Nouvelle méthodologie de prédiction du courant IT2 par la simulation
1.4 Conclusion
REFERENCES
Chapitre 2 Nouvelle méthodologie de prédiction de la robustesse ESD d’une structure de protection
1.3 Calibrage
1.3.1 Description des profils de dopage
1.3.1.1 Description analytique
1.3.1.2 Description provenant du procédé technologique
1.3.1.3 Choix d’un outil de simulation
1.3.1.3.a 1er composant étudié
1.3.1.3.b 2ème composant étudié
2.1.2 Choix des modèles physiques
2.1.2.1 Calibrage du phénomène d’avalanche
2.1.2.1.a Modèles de génération par avalanche
2.1.2.2 Calibrage du gain en courant β
2.1.2.2.a Modèles de mobilité
2.1.2.2.a.1 Dépendance par rapport au dopage.
2.1.2.2.a.2 Dépendance par rapport au champ électrique transverse Enormal
2.1.2.2.a.3 Dépendance par rapport aux collisions des porteurs
2.1.2.2.b Modèles de densité intrinsèque
2.1.2.2.c Modèle de Génération-Recombinaison
2.2 Méthode prédictive
2.2.1 Critère de défaillance d’une structure ESD
2.2.2 Présentation de la méthode prédictive
2.2.2.1 Méthode conventionnelle prédisant le courant IT2
2.2.2.2 Nouvelle méthode de prédiction du courant IT2
2.2.2.2.a Simulation 2D ou 3D
2.2.2.2.b Calibrage préalable
2.2.2.2.c Etapes de la méthode prédictive
2.2.2.2.d Justification du choix des paramètres Gi et RSRH
2.2.2.3 Application de la méthode de prédiction du courant IT2
2.2.2.4 Justification de la présence de deux points chauds
2.2.2.4.a Côté émetteur
2.2.2.4.b Côté collecteur
2.3 Conclusion
REFERENCES
Chapitre 3 Validation de la méthodologie
3.1 Prédiction du courant de défaillance IT2
3.1.1 Première technologie utilisée
3.1.1.1 Premier composant étudié : Structure3
3.1.1.1.a Description
3.1.1.1.b Application de la méthode
3.1.1.2 Deuxième composant étudié : Structure4
3.1.1.2.a Description
3.1.1.2.b Application de la méthode
3.1.2 Deuxième technologie utilisée
3.1.2.1 Description
3.1.2.2 Application de la méthode
3.1.2 Bilan des résultats
3.2 Méthode appliquée à un stress HBM
3.2.1 Stress HBM
3.2.2 Application de la méthode à un test HBM
3.3 Conclusion
Conclusion générale
