Application de l’échantillonnage aléatoire à temps quantifié aux récepteurs SDR

Vous avez une question, contacter notre assistance par E-mail : admin@clicours.com

Table des matières

Introduction générale
Chapitre I. Etat de l’art des architectures récentes de récepteurs SDR et de ses principaux composants
I.1 État de l’art des architectures récentes de récepteurs SDR
I.1.1 Architecture hybride homodyne/low-IF
I.1.2 Exemple de réalisation d’un récepteur multistandard homodyne/low-IF
I.1.3 Architecture à échantillonnage
I.2 Étude des circuits de l’étage en bande de base
I.2.1 Le filtre anti-repliement
I.2.2 Le contrôle automatique de gain
I.2.3 Le convertisseur analogique numérique
I.3 Motivations de l’application de l’échantillonnage aléatoire à un récepteur SDR
I.3.1 Présentation du pouvoir de suppression du repliement spectral
I.3.2 Caractéristiques de l’échantillonnage aléatoire réel
I.3.3 Mise en œuvre de l’échantillonnage aléatoire
I.3.4 Réalisations du générateur d’horloge aléatoire
Chapitre II. Étude de l’échantillonnage aléatoire à temps quantifié
II.1 Démonstration de la réduction du repliement spectral par l’échantillonnage aléatoire à temps quantifié
II.1.1 Présentation du TQ-JRS
II.1.2 Comparaison des résultats de la simulation et la théorie du TQ-JRS
II.2 Démonstration de la réduction des répliques par l’échantillonnage pseudo aléatoire à temps quantifié
II.2.1 Présentation du TQ-JPRS
II.2.2 Formulation analytique de la transformée de Fourier d’un signal échantillonné en TQ-JPRS
II.2.3 Comparaison des résultats de l’échantillonnage pseudo-aléatoire à temps quantifié
II.2.4 Comparaison du pouvoir d’atténuation des échantillonnages aléatoire et pseudo-aléatoire à temps quantifié
II.3 Applications de l’échantillonnage aléatoire à temps quantifié
II.3.1 Validation de l’échantillonnage TQ-JPRS pour un signal modulé
II.3.2 Application du TQ-JPRS dans une architecture à échantillonnage
II.3.3 Application du TQ-JPRS dans une architecture à mélangeur
Chapitre III. Application de l’échantillonnage aléatoire à temps quantifié aux récepteurs SDR
III.1 Proposition et dimensionnement de l’architecture SDR
III.1.1 Architecture SDR basée sur l’utilisation du TQ-JPRS
III.1.2 Dimensionnement de l’architecture proposée
III.2 Estimation de la consommation de puissance
III.2.1 Métriques d’estimation de la consommation de puissance de l’étage en bande de base
III.2.2 Estimation de la consommation de puissance de l’étage en bande de base
III.3 Mise en œuvre du mode d’échantillonnage TQ-JPRS
III.3.1 Présentation de la plateforme de test
III.3.2 Pseudo random direct Sampler
III.3.3 Détection du problème du délai variable
III.4 Sélection numérique du canal et budget de puissance
III.4.1 Présentation de l’étage de sélection du canal
III.4.2 Étapes de sélection de canal et élimination des répliques
III.4.3 Analyse de la consommation de puissance de l’architecture proposée
Conclusion générale