Mécanismes d'injection de porteurs minoritaires dans les circuits intégrés de puissance et structures de protections associées

La technologie « Smart Power »

Dans les années 1970, les circuits intégrés de puissance bipolaires, en particulier des transistors discrets, ont été largement utilisés dans les applications de contrôle de moteurs électriques, des imprimantes…
Avec le progrès des procédés technologiques et l’apparition de la technologie MOS dans les années 1980, l’idée de développer une technologie mixte bipolaire-MOS a été introduite pour répondre aux problèmes de dissipation thermique et de consommation des composants bipolaires. Cette idée a permis des avancées significatives en matière d’intégration de composants, d’où l’introduction à la veille des années 1990 de la technologie Bipolaire CMOS-DMOS (BCD) [MUR96-B].
Cette dernière offre l’avantage d’obtenir sur la même puce en terme de complexité des circuits de contrôle CMOS, en terme de précision des transistors bipolaires analogiques et en terme de faible dissipation et de consommation des composants de puissance de nouvelle génération DMOS. Ainsi ont pu être crées de nouvelles fonctions de contrôle, de diagnostic, de protection.
Ces nouveaux éléments ont été le moteur de l’intelligence de cette technologie de puissance. Ainsi augmentent la robustesse et la fiabilité des systèmes.
Grâce à cette technologie, de nombreuses avancées en terme de réalisations dans les applications domestiques, d’électronique automobile, de la téléphonie mobile ont vu le jour afin de garantir la sécurité, le confort et la simplicité d’utilisation à la demande du marché [MUR96-B].A titre d’exemple, dans le domaine automobile, cette technologie a apporté la sécurité avec les produits complexes de freinage ABS (Anti-Blocking System), de correction de trajectoire ESP (Electronic Stability Program)et le confort avec des systèmes de commande perfectionnés grâce aux moteurs électriques (ouverture automatique de vitres automobiles,air conditionné…) .

Transistor de puissance latéral DMOS (LDMOS)

La structure latérale de transistor DMOS à canal N réalisée dans une couche épitaxiée N- sur un substrat N+, est basée sur le principe de l’utilisation de contact de drain en surface permettant la conduction latérale du courant vers le contact de source. Une telle configuration procurant une bonne tenue en tension dépend du dopage de l’épitaxie N et surtout de la distance entre les contacts de drain et de source. Cependant, une grande distance augmente la résistance passante du transistor. Une telle structure reste un mauvais candidat vis-à-vis des exigences de la micro-électronique. L’introduction d’une structure modifiée appelée LDMOS RESURF (Reduce Surface Field en anglo-saxon) a permis d’augmenter la tenue en tension du transistor sans modification de la structure [LUD00]. Aucune étape technologique n’est nécessaire à réaliser à part l’utilisation d’un substrat P- au lieu du substrat N+ . Cette technique aujourd’hui très populaire implique le déplacement du point de claquage, à l’origine en surface, vers la jonction plane épitaxie N-/substrat P- dont la tenue en tension est facilement contrôlable avec l’épaisseur de cette épitaxie. De plus, cette nouvelle structure permet de réduire la résistance passante entre le Drain et la Source.

Transistor de puissance vertical (VDMOS)

Contrairement à la structure précédente, le contact de drain se trouve à la face arrière du substrat permettant la conduction verticale du courant vers le contact de source en surface. Au niveau du procédé technologique, une couche épitaxiée N- est utilisée sur un substrat N+. Cette configuration permet d’obtenir une tenue de tension jusqu’à 700V grâce au contrôle du dopage et de l’épaisseur de cette épitaxie N-. Cette structure a été la première famille de la technologie « Smart Power ». Elle a permis de faire cohabiter des structures à haute tension et d’autres à basses tensions intégrées sur une même puce [MUR96-A] [ALV03].
Le succès de cette technologie dans les applications s’explique par sa capacité à intégrer plusieurs structures, et surtout à résoudre le problème d’isolation galvanique entre les composants de haute tension et ceux de basse tension. Il s’agit de la technique d’isolation la plus simple ou auto-isolation. Avec l’accroissement de la complexité des circuits intégrés de puissance, l’isolation entre les divers composants est devenue un véritable défi technologique.

Isolation diélectrique

L’isolation diélectrique ou SOI (Silicon on Insulator dans la littérature anglo-saxonne) consiste à isoler un circuit intégré d’un autre par l’oxyde de silicium SiO2. L’intérêt majeur de cette technique d’isolation réside dans son efficacité à réduire les courants de fuite et de couplage entre deux circuits grâce à sa faible capacité d’oxyde.
L’oxyde de silicium procure non seulement une bonne isolation électrique mais aussi une bonne isolation thermique.
Deux filières technologiques sont envisagées en raison de son coût du procédé : isolation complète (ou full SOI) [TOM89] ou isolation partielle (partial SOI) [ROU01].
Dans le premier cas, tous les circuits sont hébergés dans un caisson SOI [WEY97]. Ainsi les circuits de contrôle sont protégés des circuits de puissance au niveau électrique et thermique. Donc, rares sont les perturbations de la partie puissance occasionnées aux parties sensibles. Cependant, les composants de puissance ne peuvent générer des courants très forts en raison de la mauvaise dissipation thermique de l’oxyde.
Cette technique est dédiée aux applications faible courant où on privilégie la complexité des circuits CMOS. Pour pallier ce problème, une deuxième filière technologique a été proposée, l’isolation SOI partielle. Avec cette technique, la réalisation d’une structure verticale du composant de puissance est possible. Les parties sensibles à protéger sont ainsi hébergées dans des caissons SOI localisés. Cette isolation est donc appropriée pour les applications très hautes tensions, où un transistor de puissance vertical (VDMOS) offre le meilleur compromis résistance passante/tenue en tension [WEY92].

Isolation par jonction

Cette filière technologique d’isolation a été proposée pour rendre la technologie plus flexible en terme de fonctionnalités et moins coûteuse que celle du SOI.
Elle présente des similitudes avec les autres techniques présentées précédemment. D’une part, elle est basée sur des jonctions PN polarisées en inverse comme l’auto-isolation. D’autre part, les composants sont hébergés dans des caissons, comme les structures SOI mais à base de jonction PN. Cette structure d’isolation est héritée des structures bipolaires. Un substrat P- avec des puits de diffusion P+ de tous cotés des composants sur l’épitaxie N forment des structures isolées les unes des autres. Cette technique couvre les applications jusqu’à 150V en raison du coût compétitif de fabrication dû à l’épaisseur de cette épitaxie [CON87]. Comme l’auto-isolation, cette technique présente quelques problèmes d’isolation en dynamique dûs aux déclenchements des éléments parasites type bipolaire [GON01-B].
Néanmoins, le marché actuel de la puissante intelligente a pu se développer en s’appuyant sur cette technologie. De plus, elle a permis d’intégrer de nouvelles structures telles que les mémoires non volatiles (NVM) [MUR00]. Cette technologie est largement adoptée par de grandes sociétés de semi-conducteurs.

Conséquences sur les circuits intégrés

Un inventaire des perturbations connues du courant de substrat, en particulier des porteurs minoritaires, sur les circuits est illustré dans cette partie. Compte tenu des phénomènes de diffusion ainsi que de la longue durée de vie dans un substrat P faiblement dopé, l’injection des porteurs minoritaires peut se propager sur plusieurs centaines de micromètres MUR96-A]. Les blocs fonctionnels voisins de la zone émettrice seront les plus perturbés. La sensibilité de ces blocs à ce courant de porteurs minoritaires dépend de sa nature, le seuil pour chacun d’eux étant le suivant : de 1 mA pour la section de puissance. de 100 mA pour la circuiterie numérique. de 1 mA pour la circuiterie analogique.
Il en résulte que pour un courant injecté de 1A, le rapport entre courant collecté et injecté ne devra pas excéder 10-6 puisque ces circuits étant mixtes, c’est le bloc fonctionnel le plus sensible c’est-à-dire l’analogique qui va imposer le seuil de courant maximum.

Table des matières

Introduction générale
Chapitre 1 : Etat de l’art des protections
I. La technologie « Smart Power »
I.1. Introduction
I.2. Transistor de puissance latéral DMOS (LDMOS)
I.3. Transistor de puissance vertical (VDMOS)
II. Techniques d’isolation
II.1. Auto-isolation
II.2. Isolation diélectrique
II.3. Isolation par jonction
III. Problème d’isolation par jonction: injection du courant de substrat
III.1. Pont en H
III.2. Injection du courant dans le substrat
III.2.a. Injection de porteurs majoritaires
III.2.b. Injection de porteurs minoritaires
III.2.c. Caractéristiques du courant de substrat
III.3. Conséquences sur les circuits intégrés
III.3.a. Généralités
III.3.b. Conséquences des porteurs minoritaires
III.4. Conclusion
IV. Structures de protections
IV.1.a. Transistor isolé (ILDMOS)
IV.1.b. Protections passives: anneaux de garde
IV.1.c. Protections actives: barrière active
IV.1.d. Protections actives: circuits de protection
V. Conclusion
Chapitre 2 : Méthodologie de conception
I. Présentation de la méthodologie de conception
II. Présentation de la méthodologie de caractérisation du courant de substrat
II.1. Présentation de la technologie de substrat
II.2. Véhicule de test
II.2.a. Présentation
II.2.b. Caractérisation électrique
III. Outils d’extraction
III.1. Caractéristiques du phénomène d’injection de courant de substrat
III.2. Outils disponibles
III.2.a. Outil de simulation: « SubstrateStorm »
III.2.b. Outil de simulation physique: ISE
IV. Outil de simulation physique
IV.1. Présentation générale
IV.2. Modèles physiques
IV.3. Calibrage de la simulation
IV.3.a. Profils de dopage
IV.3.b. Résistance de substrat
IV.3.c. Durée de vie des porteurs minoritaires
IV.4. Simulation physique 2D/3D
IV.5. Contraintes de maillage
IV.6. Exemple d’application: substrat aminci
IV.7. Simulation mixte: physique et électrique
IV.8. Conclusion
V. Conclusion
Chapitre 3 : Impact du substrat
I. Présentation de la technologie du substrat
I.1. Présentation de la technologie du substrat P–
I.2. Substrat aminci
I.3. Présentation de la technologie du substrat P-/P+
I.3.a. Epitaxie fine de 3,5µm
I.3.b. Epitaxie épaisse de 9,5 µm
II. Mécanismes d’injection de porteurs minoritaires dans une technologie de P-
II.1. Structures de test
II.2. Résultats statiques
II.3. Résultats statiques du substrat aminci
II.4. Résultats transitoires
II.5. Conclusion
III. Mécanisme d’injection en technologie de substrat P-/P+ à épitaxie « fine » ou en technologie de substrat P+
III.1. Structures de test
III.2. Résultats statiques
III.3. Résultats transitoires
III.4. Conclusion
IV. Mécanisme d’injection en technologie de substrat P-/P+ à épitaxie « épaisse »
IV.1. Structures de test
IV.2. Résultats statiques
IV.3. Résultats transitoires
IV.4. Conclusion
V. Comparaison des trois technologies étudiées
VI. Conclusion
Chapitre 4 : Stratégie de protections actives
I. Principe de fonctionnement
II. Structure de protection actives: transistor bipolaire
II.1. Structure de test
II.2. Principe de fonctionnement
II.3. Paramètres de conception
II.3.a. Influence de la taille de la protection active bipolaire
II.3.b. Influence de la résistance d’émetteur Re
II.3.c. Influence de la résistance du collecteur Rc
II.3.d. Influence de la résistance de base Rb
II.3.e. Influence de la largeur du puits P+
II.3.f. Influence de la résistance de substrat
II.3.g. Influence de la température extérieure
II.3.h. Règles de conception
II.4. Contraintes d’intégration
II.5. Structure de protection bipolaire intégrée
II.5.a. Présentation
II.5.b. Structure de test
II.5.c. Courant de substrat
II.5.d. Décharge électrostatique
II.5.e. Tenue en énergie
II.5.f. Bilan
III. Structures de protections actives: transistor MOS
III.1. Structure de test
III.2. Principe de fonctionnement
III.3. Paramètres de conception
III.3.a. Influence de la résistance passante du transistor MOS
III.3.b. Influence de la largeur du puits P+
III.3.c. Influence de la résistance de substrat Rsub
III.3.d. Influence de la température extérieure
III.3.e. Règles de conception
III.4. Contraintes d’intégration
III.5. Structure de protection MOS intégrée
IV. Conclusion et perspectives
Conclusion générale
Bibliographie