Extrait du cours assemblage de blocs mémoires
V.1 Introduction
Nous savons que dans un ordinateur toutes les informations : valeur numérique, instruction, adresse, symbole (chiffre, lettre,…) etc… sont manipulées sous une forme binaire. Ces informations doivent en général être conservées pendant un certain temps pour permettre leur exploitation. Ce rôle est dévolu aux mémoires chargées de conserver programmes, données provenant de l’extérieur, résultats intermédiaires, données à transférer à l’extérieur, etc. Nous avons déjà rencontré les registres de mémorisation, mais ceux-ci ne sont pas adaptés aux grandes capacités de stockage.
V.2 Adressage bidimensionnel ou matriciel
L’organisation des cellules à l’intérieur d’un bloc la plus simple à imaginer correspond au schéma suivant, chaque ligne correspond à un mot de n bits :
Pour simplifier la figure, chaque cellule y est matérialisée avec uniquement une ligne de sélection et une ligne de sortie. Si la ligne de sélection est à « 0 », la cellule est « isolée » de la sortie. Si la ligne de sélection est à « 1 », l’information mémorisée se retrouve sur la ligne de sortie.La figure correspond au mécanisme de lecture, mais le principe est également valable en écriture. En fonction de l’adresse, le décodeur active une des 2k lignes. Ainsi seules les cellules correspondant à l’adresse demandée sont sélectionnées et l’information mémorisée est alors disponible en sortie. Cette architecture très simple n’est pas la plus économique en terme de nombre de portes.
V.3 Assemblage de blocs mémoires
Les techniques d’intégration ne permettent pas d’obtenir des boîtiers ayant des capacités ou des formats suffisants pour toutes les applications. Il est alors nécessaire d’associer plusieurs boîtiers pour augmenter la longueur des mots ou le nombre de mots. L’association de plusieurs blocs peut permettre d’améliorer les performances temporelles de la mémoire en faisant fonctionner plusieurs blocs en parallèle.
V.3.a Augmentation de la longueur des mots
La figure suivante montre qu’il est aisé d’associer deux boîtiers de 2k mots de n bits pour obtenir un bloc de 2k mots de 2 n bits. L’adressage doit être appliqué simultanément aux deux circuits, l’un fournissant les n bits de bas poids et l’autre les n bits de haut poids.
V.3.b Augmentation du nombre de mots
De même la figure suivante montre la réalisation d’un bloc de 4 x 2 k mots de n bits à l’aide de 4 boîtiers de 2k x n bits. Il nous faut k+2 lignes d’adresse. Les k bits de bas poids de l’adresse sont appliqués simultanément sur les 4 boîtiers. Les deux bits de haut poids attaquent un décodeur à quatre sorties. Chacune de ces quatre lignes permet de sélectionner un boîtier (entrée de validation du boîtier : CS). Un seul boîtier est alors connecté aux lignes de sortie.
V.3.c Entrelacement
Une mémoire entrelacée à n voies est constituée de n blocs. Le bloc numéroté i, avec i [0, n1], contient toutes les cellules dont les adresses sont égales à i modulo n (add = k n + i). De cette manière deux mots à des adresses consécutives sont rangés dans deux blocs différents.
Cette organisation permet de réduire le temps d’accès à la mémoire lors de la lecture ou de l’écriture par groupe de mots.
Supposons par exemple qu’une unité centrale, de temps de cycle t, veuille lire un ensemble de N mots à des adresses consécutives. Dans une mémoire non entrelacée cette opération demande un temps t1= N . t a , où t a est le temps d’accès à la mémoire, après réception de la première requête par l’unité de gestion de la mémoire (fig. 8).
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