L’amplificateur distribué à cellules cascodes MMIC

L’amplificateur distribué à cellules cascodes MMIC

Un amplificateur supplémentaire a été conçu au cours de ces travaux de thèse dans le cadre de la technologie MMIC PHEMT GaN développée dans le programme européen Korrigan avec le laboratoire commun MITIC (XLIM – ATL III-V Lab). Il s’agit d’une structure distribuée à quatre cellules cascodes MMIC en technologie GaN sur SiC. Les composants ont un développement de grille de 8×75µm dont le modèle a été développé au cours du chapitre 2. L’architecture, les spécifications ainsi que les contraintes technologiques sont énoncées dans les paragraphes suivants. III.1. L’architecture La Figure 3-42 présente le schéma global de l’amplificateur réalisé adoptant une topologie à capacité additionnelle sur la grille et intégrant les montages cascodes optimisés en puissance comme cellules actives unitaires. Il s’agit donc d’un amplificateur distribué composé de quatre cellules cascodes. Les lignes de grille et de drain sont chargées par des impédances Rg et Rd. Les accès d’entrée et sortie sont des accès purement RF. Les tensions de polarisations DC sont apportées par ailleurs. Le découplage DC/RF se fait par le biais de capacités de découplage et de résistances introduites sur la puce. Chaque cellule cascode présente une capacité sur la grille du transistor en grille commune optimisée pour un fonctionnement optimal en puissance ainsi qu’une résistance de stabilité Rstab, le tout, mis en parallèle avec une résistance de forte valeur permettant la polarisation DC. Une capacité est insérée sur la grille du transistor en source commune, optimisant le fonctionnement de l’amplificateur distribué, avec en parallèle une forte résistance pour assurer la polarisation DC. III.2. Les spécifications et la technologie III.2.1.Spécifications L’objectif de cette conception est d’évaluer les potentialités du nitrure de gallium en termes d’amplification de puissance large bande en technologie MMIC. Ce projet n’étant pas contractuel, aucune performance n’était imposée si ce n’est que nous cherchions à obtenir les meilleurs résultats possibles. Afin d’orienter tout de même notre conception, nous avons pris en compte les spécifications de l’amplificateur large bande considéré précédemment en technologie flip-chip. La bande de fréquence s’étend de 6 à 18GHz pour une puissance de sortie recherchée à 1dB de compression de 37dBm avec une ondulation de ± 1dB et un gain linéaire de 10dB. Il est à noter que nous étions limités quant à la taille de la puce par les dimensions suivantes : (4.5 x 4.5) mm² incluant les lignes de découpe (taille effective du circuit (4.3×4.3) mm²). Ce projet est ambitieux car la topologie retenue présente un certain nombre de défis technologiques concernant l’insertion des passifs en technologie microruban ainsi que des 8 transistors sur le même substrat GaN. De plus, cela fixe des objectifs supérieurs à l’état de l’art actuel des amplificateurs de puissance pour cette largeur de bande ainsi que pour les dimensions fixées de la puce. III.2.2.Technologie La conception réalisée au cours de ces travaux de thèse est basée sur des transistors HEMTs en technologie GaN sur SiC présentés dans le chapitre 2, de développement de grille de Chapitre 3 : Analyse et conception d’amplificateurs de puissance distribués à cellules cascodes sur la bande 4-18GHz 167 8×75µm. Le substrat de carbure de silicium a une épaisseur de 100µm sur lequel la croissance d’une couche de nitrure de gallium de 3 µm est effectuée. Comme nous l’avons détaillé dans le chapitre 2, cette technologie offre la possibilité de réaliser les transistors mais également intègre les éléments passifs tels que les lignes de transmission, les résistances, les capacités MIM, les via-holes pour le retour à la masse ainsi que les ponts à air. Nous résumons ci-dessous les caractéristiques principales des éléments passifs que nous avons intégré sur la puce GaN : – capacités MIM : densité surfacique 250pF/mm² – résistances actives : densité surfacique 500Ω/‭ – résistances métalliques NiCr : résistance carrée : 30 ± 4 Ω/ – lignes de transmission : densité de courant linéique 11mA/µm, largeur minimum des lignes 5µm. – via-holes : trous métallisés de diamètre 60µm III.3. Optimisation de la cellule cascode Nous avons cherché dans un premier temps à optimiser le montage cascode afin d’obtenir un fonctionnement optimal en puissance. Comme nous l’avons précisé plusieurs fois auparavant, une capacité additionnelle sur la grille du 2nd transistor permet un fonctionnement identique des deux composants et ainsi une optimisation de la puissance de sortie de la cellule cascode. D’après l’équation Eq 3-31 donnant l’expression de la valeur théorique optimale de cette capacité Ca1, nous obtenons une valeur de 270fF dans le cas de notre composant 8×75µm. Notons que cette valeur n’est qu’une valeur d’initialisation d’un processus d’optimisation. De surcroît, une résistance de 10Ω a été ajoutée en série de la capacité Ca1 afin d’assurer la stabilité de la cellule cascode. La topologie du transistor ne nous permet pas d’introduire une capacité additionnelle Ca2 entre la source et le drain du second composant. Par conséquent, l’optimisation en puissance du montage cascode est uniquement basée sur l’optimisation de la capacité Ca1. Les dimensions de la ligne inter-transistors ont été fixées afin de respecter les règles de dessin et afin de permettre l’insertion, entre les deux bras de connexion à la source du 2nd transistor, Chapitre 3 : Analyse et conception d’amplificateurs de puissance distribués à cellules cascodes sur la bande 4-18GHz 168 des éléments Ca1, Rstab et du via-hole comme on peut le voir sur le layout représenté en Figure 3-43.L’optimisation sur les cycles de charge des deux transistors a permis de déterminer la valeur optimale de la capacité Ca1 à 400fF. Les simulations ont été réalisées en adaptant le montage cascode sur son impédance de charge optimale déterminée par simulation load pull (RC parallèle : R=120ohms et C=0.23pF). La Figure 3-44 présente les cycles de charge des transistors pour les fréquences de 6, 12 et 18GHz. Une bonne équivalence des contributions des transistors a été obtenue en bas de bande. En revanche, le désaccord augmente avec la fréquence.

L’amplificateur distribué à base de cellules cascodes MMIC

Le dessin complet de l’amplificateur est représenté sur la Figure 3-47. Il est important de noter que l’aspect « layout » de l’amplificateur fait la transition entre la phase de CAO et la réalité physique du circuit. La vérification des règles de dessin, l’optimisation de la surface occupée par le circuit ainsi que la prise en compte d’éventuels couplages dans le circuit ont demandé beaucoup d’adaptations et de limitations qui restent indispensables à la réussite de toute conception Dans les paragraphes suivants, nous allons nous intéresser aux contraintes technologiques inhérentes à la conception de l’amplificateur distribué et aux résultats de simulation.

Les contraintes technologiques
Contraintes DC sur la ligne de drain

Une contrainte DC soumet la ligne de drain à une largeur minimale Wmin (IDC). Une ligne microstrip de largeur W ne peut supporter plus de 11mA/µm de courant DC. Les contraintes de largeur sur les lignes de drain sont exprimées en fonction du courant DC de polarisation qui est amené au travers de la ligne de sortie.