Admin CliCours
Les technologies mémoire
Le besoin en mémoire : L’une des difficultés majeures que doit surmonter l’informatique moderne est la relative lenteur d’accès aux données comparativement à la rapidité de calcul des processeurs actuels. Même si il est technologiquement possible de réaliser des points mémoire aussi rapides que les architectures de calcul, leur coût de fabrication extrêmement élevé, dû à la grande surface de silicium utilisée, limite leur utilisation.
Afin de pallier ce problème économique les fabricants d’ordinateurs hiérarchisent les mémoires. Ils positionnent les mémoires les plus rapides, qui sont aussi les plus spacieuses et les plus chères, proche de l’unité de calcul. En revanche les plus lentes, qui sont aussi les plus denses et les moins coûteuses, se trouvent spatialement plus éloignées. De façon schématique la mémoire dans un ordinateur est organisée comme suit : De façon pratique les données fréquemment utilisées par le processeur sont stockées dans des «antémémoires», aussi appelée mémoires «cache» extrêmement rapides et placées à proximité de l’unité de calcul afin de limiter leur temps d’accès et
d’accélérer le fonctionnement du système. La première accession aux données par les unités de calcul est lente. En effet les données sont alors transférées depuis la mémoire de masse, lente et lointaine. Parallèlement, ces données sont aussi stockées dans l’antémémoire et les accès suivants de l’unité de calcul sont alors plus rapides.
Par contraste avec les disques durs ou les disques optiques composant la mémoire de masse et où les données sont stockées et lues dans un ordre prédéterminé, les mémoires à accès direct (RAM pour Random Access Memory) peuvent être lues dans n’importe quel ordre «aléatoire». Elles composent donc les niveaux mémoire les plus hauts où l’information a besoin d’être lues rapidement. Elles sont généralement organisées en matrices de lignes et de colonnes conductrices avec des cellules mémoires aux intersections .Généralement les lignes sont appelées «Word Lines» et les colonnes «Bit Lines» (parfois aussi « Data Lines »). Le bus d’adresse comprend deux parties : les n bits de poids forts permettent de sélectionner une ligne alors que les m bits de poids faibles permettent de sélectionner une colonne. Comme les adresses sont codées de façon binaire, avec un bus de m+n bits on peut donc lire tous les éléments d’une matrice de taille 2m par 2n ; soit une capacité totale de 2m+n.
Chaque point mémoire de la matrice doit être capable de stocker de l’information pouvant être lue ou écrite par le biais des « Word Lines » et des « Bit Lines ». Ceci peut être réalisé par des technologies variées et basées sur des effets physiques différents. Chacune présentant ses avantages et ses inconvénients (rapidité, volatilité, endurance, coût ou consommation en énergie…), elles peuvent être utilisées pour réaliser des niveaux mémoires différents .
La mémoire centrale : le compromis vitesse-densité
Pour les niveaux intermédiaires (classiquement la mémoire centrale), où un grand volume d’information doit pouvoir être lu et écrit assez rapidement, on utilise généralement la DRAM (Dynamic Random Access Memory) car elle combine une très bonne densité (entre 6F² et 30F²) avec une bonne rapidité (<10 ns) . Dans une cellule mémoire DRAM l’information est stockée sous forme de charge électrique dans un condensateur . Chaque cellule est donc composée d’un transistor d’accès utilisé soit pour la lecture soit pour l’écriture et d’un condensateur de stockage d’environ 25fF. Dans la phase d’écriture le niveau de la Bit Line est porté à « 0 » ou à « 1 » (Vdd). Lors de la fermeture du transistor, ce niveau de tension est chargé dans le condensateur. Dans la phase de lecture, le niveau de la Bit Line est porté à Vdd/2. Si le condensateur a été chargée à 0, la Bit Line va voir son niveau diminuer de Vdd/2 à 0. Dans le cas contraire la tension de la Bit Line va augmenter de Vdd/2 à Vdd. La mesure de la tension de la Bit Line constitue la phase de lecture. Plus précisément le signal de la Bit Line est ensuite comparé à celui présent sur la Bit Line adjacente par un amplificateur généralement constitué d’une bascule flip-flop et présent en bout de colonne. La lecture est un procédé destructif et l’information doit ensuite être rétablie dans le point mémoire par une nouvelle écriture.
Comparée à la structure à 6 transistors composant les mémoires SRAM, la cellule DRAM est environ 20 fois moins spacieuse. L’architecture classique présentée sur la figure précédente a une taille de 6F². Le courant de fuite du transistor d’accès (essentiellement dû au « junction leakage » de la capacité et au «subthreshold leakage» du transistor) a pour conséquence de décharger les points mémoires qui doivent donc être constamment rafraichis (généralement tous les 64 ms pour les mémoires autonomes et 4 ms pour les mémoires embarquées) ; d’où la dénomination «dynamique». La réduction de taille progressive des systèmes depuis les nœuds à 90nm vers les nœuds technologiques inférieurs à 14 nm pose des problèmes fondamentaux pour les DRAM. En effet, la capacité de stockage, dont la valeur varie comme le carré de la dimension latérale, se trouve alors largement réduite, ce qui engendre des problèmes de rétention des données. Les principaux défis pour le développement de nouvelles générations de DRAM ont été identifiés par l’ITRS (Tableau PIDS1-challenges) :
maintenir une bonne valeur de la capacité de stockage (~25fF) malgré la réduction de la taille caractéristique de la cellule. Ceci peut être notamment réalisé en implémentant des oxydes avec des constantes diélectriques élevées tels que HfSiO4, ZrSiO4, HfO2 et ZrO2.
limiter le courant de fuite dans le transistor d’accès et le condensateur pour conserver la durée de rétention des données (64 ms ou 4 ms) .
obtenir une résistance faible pour les « word lines » et « bit lines » afin d’améliorer les vitesses d’écriture et de lecture (vers des durées inférieures à la nanoseconde). améliorer la densité en implémentant des cellules verticales de taille 4F² possédant des transistors non planaires .
Les mémoires de masse : non-volatiles et denses
Il existe plusieurs techniques pour stocker de grands volumes d’information à bas coût de façon quasi permanente (~10 ans) et sans alimentation électrique par des technologies dites non-volatiles. Depuis de nombreuses années la technologie dominante a été le disque dur (HDD pour Hard-Disk Drive) dans lequel l’information est stockée sous forme de grains magnétiques sur un disque en rotation. Une tête de lecture/écriture permet de lire et d’écrire les données de façon séquentielle. Néanmoins l’amélioration récente des capacités d’intégration a permis la mise en vente de mémoires FLASH (SSD pour Solid-State Drive) avec des capacités supérieures à la centaine de giga-octets. Cette technologie était auparavant réservée au stockage d’information dans des clés USB de quelques giga-octets et dans le bios des ordinateurs. Nous allons nous intéresser à cette technologie car, plus légère, plus robuste et plus rapide que les disques durs, elle occupe quasiment tout le marché de l’électronique portable et tend progressivement à s’imposer sur celui des ordinateurs conventionnels.
Un point mémoire FLASH est similaire à un transistor à effet de champ dont l’oxyde de grille serait coupé en son milieu par une grille intermédiaire flottante (FG-MOSFET pour Floating Gate MOSFET). L’information est stockée sous forme de charge électrique dans celle-ci. Classiquement on définit une cellule à niveau unique (SLC pour Single-Level cell) par l’association d’un «1» lorsqu’aucune charge n’est stockée sur la grille flottante et un «0» lorsque des charges sont présentes. En définissant plusieurs niveaux de présence de charges, plusieurs bits peuvent être stockés dans une seule cellule (MLC pour Multi-Level Cell). La lecture se fait par la mesure du courant qui circule entre la source et le drain pendant qu’une tension de grille est appliquée. Si aucun électron n’est stocké dans la grille flottante, le courant sera plus important que si des charges sont stockées. En effet dans ce second cas la présence d’un électron dans la grille flottante fait écran au champ électrique appliqué sur la grille conventionnelle, engendrant ainsi une augmentation de la tension de seuil du transistor et réduisant l’intensité du courant circulant entre la source et le drain.
Pour assurer une longue durée de rétention des données, l’oxyde est relativement épais afin d’éviter les fuites de charges par effet tunnel. Malheureusement cela empêche aussi d’écrire par injection de charge dans la cellule avec des faibles tensions. L’écriture (chargement ou déchargement de charges vers ou depuis la grille flottante) se fait alors en utilisant des tensions élevées soit par injection d’électrons chauds dont l’énergie cinétique est alors supérieure à la barrière de potentiel de l’oxyde, soit par effet tunnel de type Fowler-Nordheim lorsque la forte tension appliquée donne un profil triangulaire à la barrière de potentiel et donc réduit artificiellement l’épaisseur de l’oxyde.
Introduction à l’électronique de spin
L’électronique « classique » est basée sur le déplacement et le stockage de la charge des électrons essentiellement dans des matériaux semiconducteurs. Depuis quelques années, un nouveau type d’électronique, appelé spintronique (contraction des mots «spin» et «électronique»), a vu le jour, basé sur une autre propriété intrinsèque de l’électron : le spin. Le spin, moment cinétique intrinsèque, est une propriété purement quantique de l’électron et n’est associé à aucun mouvement de révolution de l’électron sur lui-même comme une analogie avec la mécanique classique pourrait le suggérer. En mécanique classique, le moment cinétique a une amplitude (liée à la vitesse de rotation) et une direction (lié à la direction de l’axe de rotation). En mécanique quantique, le spin d’un électron ne peut être que dans deux états distincts ℎ̅2 et -ℎ̅2 dont la direction dans l’espace est incertaine car soumis au principe d’incertitude d’Heisenberg. Plutôt que de connaître l’ensemble des coordonnées d’un spin ce qui est impossible, on mesure à la place sa polarisation qui est son degré d’alignement avec une direction de l’espace donnée. On appelle «up» les électrons alignés avec cette direction et « down » les électrons anti-alignés avec cette direction .
De la même façon qu’on associe un moment magnétique au mouvement orbital des électrons autour du noyau d’un atome, on associe un moment magnétique au spin d’un électron appelé magnéton de Bohr. Dans certains matériaux il existe une différence de population entre les électrons portant un spin « up » de ceux portants un spin « down ». Ceci peut induire un moment magnétique rémanent non nul. Ce sont les matériaux magnétiques. Ceux possédant une aimantation rémanente non nulle sont les matériaux ferromagnétiques. Les différentes interactions entre les spins d’un courant d’électron et les matériaux magnétiques sont à la base de la spintronique. Généralement, un matériau ferromagnétique est caractérisé par un axe d’anisotropie qui est la direction dans laquelle l’aimantation se place sans champ magnétique appliqué et par un cycle d’hystérésis obtenu en mesurant son aimantation à différentes valeurs de champs. Il existe cependant des matériaux quasiment isotropes ne possédant pas d’axe d’anisotropie. On définit le champ coercitif comme le champ magnétique à partir duquel l’aimantation d’un matériau ferromagnétique change de signe.
Intérêt de l’écriture par un courant et STT-RAM
Une nouvelle approche basée sur les prédictions de J. C. Slonczewski et L. Berger en 1996 concernant le couple de transfert de spin permet de s’affranchir de l’utilisation d’un champ magnétique pour retourner l’aimantation. Ces auteurs ont en effet montré qu’un courant polarisé en spin pouvait retourner l’aimantation d’une couche ferromagnétique par l’effet dit de «couple de transfert de spin» (STT, Spin Transfer Torque). Un courant dans un conducteur non-magnétique est généralement non polarisé en spin. C’est-à-dire qu’il possède 50% de spin «up» et 50% de spin «down». En faisant passer un tel courant dans une couche ferromagnétique suffisamment épaisse (plusieurs nanomètres) il est possible de créer un courant polarisé en spin. C’est-à-dire que les spins des électrons de conduction seront en majorité dans une direction (« up » ou « down ») alignée avec l’aimantation du matériau ferromagnétique. Cette couche est appelée « polariseur ». Un tel courant peut ensuite transférer une partie de son moment angulaire dans une autre couche, modifiant ainsi son orientation, jusqu’à la retourner si la densité de courant injectée est suffisante. Ce principe est utilisé dans les STT-MRAM où la couche piégée sert de référence pour la lecture, comme dans une MRAM classique, mais aussi de polariseur pour l’écriture . Par rapport aux MRAM classiques, il n’y a donc plus besoin de ligne de courant pour générer un champ magnétique et l’architecture ainsi que le procédé de fabrication en sont simplifiés. Les STT-MRAM ont une consommation moindre en courant que le MRAM traditionnelles mais consomment toujours plus que les cellules SRAM (environ 10 fois plus) . A la différence de la technologie à commutation par champ magnétique, la technologie STT-MRAM est miniaturisable. Ainsi, ce n’est plus le courant qui importe comme dans la technologie précédente mais la densité de courant si bien que lorsque la taille des cellules mémoire va diminuer, celle des lignes de courant va diminuer homothétiquement. La limite de la miniaturisation peut alors être provoquée par une instabilité de l’aimantation vis-à-vis des fluctuations thermiques. Celle-ci est repoussée lorsque le matériau magnétique présente un axe d’anisotropie perpendiculaire au plan des couches au lieu d’un axe d’anisotropie planaire. Des cellules de taille inférieure à 20nm sont alors stable thermiquement. Les fortes densités de courant nécessaires pour retourner l’aimantation à très haute vitesse provoquent des dégradations progressives de la barrière tunnel. Ses performances sont détériorées jusqu’à sa possible destruction. L’endurance de la cellule mémoire est alors fortement réduite. Cette endurance limitée lorsqu’on cherche à écrire vite empêche la STT-MRAM d’être une alternative envisageable aux SRAM dans les premiers niveaux de cache. Elle est néanmoins certainement le candidat le plus crédible au remplacement des DRAM et possède l’avantage majeur d’être non volatile.
Table des matières
Introduction Générale
Chapitre I – Introduction
1. Les technologies mémoire
2. Electronique de spin et mémoires magnétiques
3. Contexte du projet de thèse
Chapitre II – Couples induits par le couplage spin-orbite
1. Interaction spin-orbite
2. Effet Rashba et SOTs créés dans la couche ferromagnétique
3. Effet Hall de Spin
4. Absorption d’un courant de spin
5. Considérations de symétries
6. Mise en évidence expérimentale des couples spin-orbite
Chapitre III – Mesure quasi-statique des SOTs
1. Présentation générale
2. Expression analytique des signaux mesurés
3. Détection expérimentale du terme constant
4. Mesure expérimentale de la dépendance angulaire
5. Corrections à la mesure expérimentale
6. Système de mesure
7. Alignement d’un échantillon et mesures préliminaires
8. Bilan
Chapitre IV – SOTs dans les systèmes de cobalt-platine
1. Effet d’une couche d’accroche de tantale
2. Effet volumique du platine supérieur
3. Insertion d’une couche mince de cuivre
4. Déstructuration artificielle de l’interface cobalt-platine
5. Variations des SOTs mesurés avec la température
Conclusion Générale
Bibliographie
