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LES DIFFERENTS TYPES D’ARCHITECTURE DE SYNTHESE DE FREQUENCE
La synthèse de fréquence directe : La synthèse de fréquence directe est une solution purement analogique basée sur l’utilisation d’un jeu d’oscillateurs qui peuvent être multipliés ou divisés avant d’être mélangés (le mélange est alors appliqué après la sélection de deux oscillateurs). La fréquence de sortie ainsi obtenue est alors la somme ou la différence des deux fréquences appliquées au mélangeur.
L’avantage principal de ce genre d’architecture réside en la rapidité de commutation entre deux fréquences; aussi, il est possible d’obtenir un bon bruit de phase en minimisant le bruit de phase additif de chacun des composants.
La synthèse de fréquence numérique directe (DDS: Direct Digital Synthesizer) : Le mot appliqué à l’entrée de l’accumulateur de phase va permettre le contrôle de la fréquence de la manière suivante: L’accumulateur de phase génère une rampe de phase périodique dépendante du mot d’entrée. Ce signal est ensuite injectée dans une mémoire (ROM : Read Only Memory) afin d’affecter une amplitude à chaque valeurs discrètes de la rampe : les valeurs affectées dépendent d’un tableau d’adressage conçu de manière à générer une sinusoïde. Enfin, le signal de sortie de la mémoire sera ensuite traduit sous forme analogique à l’aide d’un convertisseur numérique analogique, puis filtré afin d’éliminer les harmoniques de la fréquence d’échantillonnage (et limiter la distorsion de la sinusoïde obtenue).
LA BOUCLE À VERROUILLAGE DE PHASE
La synthèse de fréquence en bande X envisagée pour notre étude nous incite à nous orienter vers une solution plus conventionnelle reposant sur une architecture analogique.
La boucle à verrouillage de phase analogique (Analog PLL: Analog Phase Locked Loop) ou de type I : Cette méthode de synthèse de fréquence est une synthèse de fréquence asservie : elle repose sur un oscillateur contrôlé en tension (OCT) fournissant le signal de sortie et synchronisé sur la phase de la fréquence de référence. Généralement, la fréquence de référence est réalisée par un oscillateur ultra stable de fréquence fo suivi d’un diviseur analogique par M.
La sortie de la fréquence de référence et celle de l’oscillateur contrôlé en tension divisé par N sont les entrées du détecteur de phase. La sortie du détecteur ∆ϕ représente l’erreur de phase entre le signal de référence fo/M et le signal synthétisé fout. Elle est filtrée (FPB) et éventuellement amplifiée, puis envoyé à l’entrée de commande Vtuning de l’OCT qui est régulé de manière à annuler l’erreur de phase.
La boucle à verrouillage de phase numérique (Digital PLL) ou de type II : Cette architecture est très proche de la PLL analogique, à la différence près que la sélection de la fréquence de sortie est rendue possible par l’utilisation d’un diviseur numérique programmable. L’appellation de PLL numérique est abusive dans la mesure où la synthèse du signal de sortie reste analogique. La comparaison entre la fréquence de l’OCT divisée et la fréquence de référence est réalisée par un détecteur phase fréquence (PFD: Phase Frequency Detector) numérique contrôlant les générateurs de courant constituant la pompe de charge, selon l’erreur en phase/fréquence détectée. Enfin, cette information en courant est convertie en tension et filtrée afin de commander l’OCT.
DESCRIPTION DES ELEMENTS CONSTITUTIFS DE LA PLL NUMERIQUE
Afin de mieux appréhender le fonctionnement du système, il est nécessaire d’identifier le rôle de chacun de ces blocs constitutifs et de confronter les différentes solutions envisageables pour les réaliser. Elle est représentée ici sous sa forme la plus basique et est constituée d’une source de référence fo, d’un PFD numérique et sa pompe de charge, d’un filtre F(p), d’un OCT et d’un diviseur numérique de fréquence. Le fonctionnement de chacun d’eux est décrit ci-après.
La source de référence : Le signal de référence fo doit posséder des caractéristiques élevées en terme de stabilité. Il est délivré par un oscillateur à cristal, généralement un quartz. C’est sur cette fréquence de référence que le signal de sortie de la PLL va se synchroniser.
Le comparateur phase fréquence (PFD) : Le détecteur phase fréquence génère un mot de sortie sur 2 bits donnant l’état de comparaison en phase/fréquence de ses deux entrées.
Son mode de fonctionnement est décrit par le diagramme d’état suivant : Le circuit réagit sur front, le rapport cyclique des signaux d’entrée n’a donc pas d’importance. Son fonctionnement est le suivant: un front (montant par exemple) sur fOUT/N met la sortie DOWN à 1 (ou la maintien à 1) et remet l’entrée UP à 0 (si elle était à 1 initialement), et inversement pour l’entrée fo sur les sorties UP et DOWN respectivement. Aussi, il existe un état interdit, la sortie ne peut donc prendre que trois états, ce type de PFD est aussi appelé PFD trois états.
SPECIFICATIONS DE LA PLL
Temps d’établissement : Le temps d’établissement est le temps nécessaire à la boucle pour se verrouiller. Il est défini plus exactement par le temps que met la PLL pour atteindre 95% de la fréquence désirée. Aussi, dans un système de télécommunication, celui-ci détermine le temps nécessaire au système pour passer d’un canal à un autre.
Stabilité : Il y a plusieurs moyens de s’assurer de la stabilité d’un système : Le moyen le plus simple est de réaliser une simulation temporelle et de vérifier si la boucle se verrouille. Cependant, cette analyse est coûteuse en temps de simulation et une première approximation permettant de fixer les valeurs des paramètres est nécessaire. Pour cela, la stabilité de la PLL s’étudie en linéarisant les équations qui régissent le fonctionnement des différents blocs, puis en y appliquant les critères de stabilités (tels que le critère de Nyquist, le lieu des racines ou les marges de stabilité sur le diagramme de Bode). Ces critères permettent de prévoir la stabilité de système en boucle fermée à partir de l’étude en boucle ouverte.
LES DIFFÉRENTS OSCILLATEURS MICRO-ONDES
Les oscillateurs à fréquence fixe : Il existe plusieurs types d’oscillateurs selon les contraintes des applications envisagées. Les oscillateurs fixes sont généralement utilisés comme source de référence pour synchroniser une synthèse de fréquence par exemple. Ils sont réalisés principalement avec des résonateurs diélectriques (céramiques ou cristal comme le saphir ou le quartz) dont les coefficients de qualité sont très élevés (un f0*Q0 de 100 000 pour le céramique avec f0 exprimé en GHz à un Q0 de 4 000 000 000 pour le saphir refroidi). Ils sont parfaitement stabilisés et possèdent donc de très bons bruits de phase. La fréquence d’oscillation est fixée par les propriétés du résonateur.
Les oscillateurs synchronisés : Il existe aussi les oscillateurs synchronisés qui sont à mi-chemin entre la boucle à verrouillage de phase et l’oscillateur classique, et qui permettent d’obtenir des fréquences à puissance et phase constante sur la plage de synchronisation. Il est également possible d’obtenir des fréquences divisées du signal de référence lorsque la synchronisation de l’oscillateur se fait par l’injection d’une fréquence harmonique à la fréquence d’oscillation libre de l’oscillateur. L’oscillation est donc utilisée comme diviseur de fréquence, ou encore pour les réseaux d’antenne qui exploitent sa propriété de phase constante sur la plage de synchronisation.
Les oscillateurs contrôlés en tension (OCT) : Les oscillateurs à fréquence variable, plus connus selon leurs appellations d’oscillateurs contrôlés en tension sont utilisés dans la synthèse de fréquence (dans un contexte global de boucle à verrouillage de phase). Ceux-ci peuvent être réalisés en hybride avec une structure micro-ruban présentant un coefficient de qualité faible (environ 100) comparé aux résonateurs diélectriques : l’utilisation d’un varactor (associé à une inductance) ou d’un résonateur YIG (Q d’environ 1000) permet de réaliser d’accord en fréquence. Parmi les réalisations en monolithique, ces types d’oscillateurs utilisent un résonateur du type LC présentant un très faible coefficient de qualité compris entre 10 et 20.
Table des matières
INTRODUCTION GENERALE
CHAPITRE 1 : LA BOUCLE A VERROUILLAGE DE PHASE
I. Introduction
II. Les différents types d’architecture de synthèse de fréquence
1.1 La synthèse de fréquence directe
1.2 La synthèse de fréquence numérique directe (DDS: Direct Digital Synthesizer)
1.3 La boucle à verrouillage de phase
1.3.1 La boucle à verrouillage de phase analogique (Analog PLL: Analog Phase Locked Loop) ou de type I
1.3.2 La boucle à verrouillage de phase numérique (Digital PLL) ou de type II
1.3.3 Autre architecture de synthèse de fréquence à base de PLL
1.4 Bilan sur la synthèse de fréquence
III.Description des éléments constitutifs de la PLL numérique
1.1 La source de référence
1.2 Le comparateur phase fréquence (PFD) [4]
1.3 La pompe de charge
1.4 Le filtre de boucle
1.5 Le diviseur programmable
1.6 L’oscillateur contrôlé en tension
IV. Spécifications de la PLL
1.1 Temps d’établissement
1.2 Stabilité
1.3 Bruit de phase
1.4 Pics parasites
V. Linéarisation de la PLL
1.1 Linéarisation de la PLL du 2nd ordre
1.2 Linéarisation de la PLL du 3ème ordre
VI.Analyse en bruit de la PLL
1.1 Le bruit de phase de la PLL
1.1.1 Les différentes sources de bruit de la PLL
1.1.2 Contribution des différentes sources de bruit sur le bruit de phase global de la PLL par une description linéaire
1.1.3 Modèle de bruit de phase obtenu en sortie de la PLL
1.2 Les pics parasites de la PLL
1.2.1 Pics parasites issus de la fréquence de référence
1.2.2 Autres causes des pics parasites
1.2.3 Solutions de minimisation des pics parasites
VII. Bilan des performances
VIII. Conclusion
CHAPITRE 2 : L’OSCILLATEUR CONTRÔLÉ EN TENSION
I. Introduction
II. Etude théorique
1.1 Principe général de génération de l’oscillation
1.1.1 Les conditions générales d’oscillation
1.1.2 Démarrage des oscillations
1.1.3 La topologie parallèle
1.1.4 La topologie série
1.2 Les différents oscillateurs micro-ondes
1.2.1 Les oscillateurs à fréquence fixe
1.2.2 Les oscillateurs synchronisés
1.2.3 Les oscillateurs contrôlés en tension (OCT)
1.3 Réalisation des Oscillateurs Contrôlés en Tension MMIC micro ondes
1.3.1 Le transistor bipolaire à homojonction sur silicium
1.3.2 Le transistor bipolaire à hétérojonction
1.3.3 Le CMOS
1.3.4 BiCMOS SiGe
1.3.5 Bilan des technologies
1.4 Le bruit de phase
1.4.1 Définition du bruit de phase
1.4.2 Formulation générale du bruit de phase
1.4.3 La gigue (jitter)
1.4.4 L’origine du bruit de phase
1.4.5 Théories du bruit de phase
III.Simulation de l’oscillateur
1.1 L’analyse fréquentielle petit signal
1.2 L’analyse temporelle
1.2.1 L’analyse transitoire
1.2.2 L’analyse PSS (Periodic Steady State)
1.3 L’analyse tempo-fréquentielle
1.3.1 La méthode d’équilibrage harmonique [15]
1.4 L’analyse du bruit de phase selon différents logiciels de CAO
1.4.1 Environnement ADS (Agilent)
1.4.2 Environnement Cadence [18]
1.5 Conclusion
IV.Conception d’OCT en technologie BiCMOS SiGe
1.1 Les éléments passifs
1.1.1 Pertes par les couches de métallisation
1.1.2 Pertes par le substrat
1.1.3 Les inductances
1.1.4 Les capacités
1.2 Les éléments actifs
1.2.1 Le transistor
1.2.2 Le varactor
1.3 Choix des éléments actifs pour les réalisations en bande X
V. L’OCT parallèle en bande X
1.1 Description du circuit
1.2 Circuit électrique de l’oscillateur (présentation détaillée)
1.3 Optimisation du coefficient de conversion Kp pour la minimisation du bruit de phase
1.4 Mesures du circuit
1.4.1 Accordabilité de l’oscillateur
1.4.2 Récapitulatif des performances
VI.L’OCT série en bande X
1.1 OCT série bande X totalement intégré
1.1.1 Description du circuit
1.1.2 Circuit électrique de l’oscillateur (présentation détaillée)
1.1.3 Optimisation du coefficient de conversion Kp pour la minimisation du bruit de phase
1.1.4 Mesures du circuit
1.2 OCT série bande X avec une solution de filtrage externe pour l’amélioration du bruit de phase
VII. Conception d’un OCT à sortie différentielle en bande K
1.1 Réalisation d’un oscillateur push-push
1.2 Description du circuit
VIII. état de l’art
IX.Conclusion
CHAPITRE 3 : CONTRIBUTION A LA DIVISION FRACTIONNAIRE PROGRAMMABLE
I. Introduction
II. La division fractionnaire
1.1 Principe de base
1.2 Architectures variantes pour la division fractionnaire de fréquence
1.2.1 Division fractionnaire à ajout d’un taux de division alternatif [52]
1.2.2 Division fractionnaire à numérateur et dénominateur programmable [53]
1.2.3 Division fractionnaire à base de modulateur ∆Σ
1.2.4 Architecture de division fractionnaire retenue
III.La PLL à division fractionnaire
1.1 Description des différents blocs
1.1.1 Le comparateur phase fréquence et la pompe de charge
1.1.2 L’oscillateur contrôlé en tension
1.1.3 Simulation temporelle
1.2 Estimation du bruit de phase en sortie de la PLL
1.2.1 Bruit de la fréquence de référence
1.2.2 Bruit du comparateur phase-fréquence et de la pompe de charge
1.2.3 Bruit du filtre de boucle
1.2.4 Bruit de phase de l’OCT
1.2.5 Bruit du diviseur fractionnaire
1.2.6 Bruit estimé de la PLL
1.3 Perspectives
IV.Conclusion
CONCLUSION
RÉFÉRENCES BIBLIOGRAPHIQUES
