Modélisation du transistor MOS

Modélisation du transistor MOS

Lors de la fabrication des transistors MOS, de nombreuses étapes technologiques sont nécessaires et peuvent entraîner la non uniformité de divers paramètres clefs comme l’épaisseur d’oxyde ou le dopage du substrat. De même, l’utilisation de stress électriques peut dégrader les structures ayant des couches d’oxydes minces et entraîner par exemple l’apparition d’un courant de fuite à travers l’isolant d’un transistor. Cependant, les modélisations décrites dans le premier chapitre (modélisation de type Pao et Sah [Pao’66] ou modèle en feuillet [Brews’78]) ne prennent pas en compte ces types de non uniformités dans le développement de l’expression du courant de drain. Ce chapitre a pour objectif de présenter les modélisations réalisées, lors de ce travail de thèse, afin d’étudier l’impact des non uniformités du transistor MOS sur ses caractéristiques électriques. Dans une première partie, nous décrirons le modèle pseudo 2D que nous avons développé pour prendre en compte les non uniformités présentes entre la source et le drain. Puis dans le deuxième paragraphe, une première application de ce modèle sera décrite avec l’effet des résistances séries. Nous montrerons ensuite, l’impact des non uniformités de dopages (grille et substrat). Enfin, nous présenterons l’étude des courants de fuite de grille engendrés par une réduction localisée de l’épaisseur d’oxyde d’un transistor.

Certaines architectures de mémoires sont basées sur le chargement non uniforme de l’isolant du transistor, la charge stockée peut être plus importante près du drain par exemple. Il existe donc une variation de la tension de bandes plates entre le drain et la source du transistor. Les modèles de base du transistor, décrits dans le chapitre I, ne prennent pas en compte les non uniformités latérales du canal (c.a.d. entre la source et le drain) dans le développement de l’expression du courant de drain. Par conséquent, en Comme le suggère l’équation (I.28), le transistor MOS peut être assimilé à la mise en série de transistors de longueurs plus petites. Considérons alors le découpage d’un transistor de longueur L en N transistors élémentaires de longueur L/N. La figure (III.1) met en évidence la répartition de l’écart entre les quasi-niveaux de Fermi, noté ΦC0 au niveau de la source (= VSB) et ΦCN au niveau du drain (= VDB), sur chaque transistor élémentaire.  Afin de connaître le courant de drain du transistor MOS, il faut résoudre un système de N équations à N−1 inconnues (les quasi-niveaux de Fermi). Ce problème est usuellement résolu par l’utilisation d’algorithmes relativement complexes faisant intervenir des matrices [Wang’95] ou en utilisant des algorithmes propres au logiciel de simulation utilisé. Pour simplifier la méthode de calcul et rendre transférables nos simulateurs dans n’importe quel langage de simulation (HDLA, C++, …), nous considérons que chaque transistor élémentaire est assimilable à une résistance et nous utiliserons la loi du pont diviseur de tension pour calculer le courant IDS. Ce calcul, résumé dans la figure (III.2), se déroule de la manière suivante :

Pour chaque transistor élémentaire, le courant de drain peut être calculé avec le modèle en feuillet ou avec le modèle de Pao et Sah si certains phénomènes parasites (comme les effets quantiques) doivent aussi être pris en compte. Ce modèle segmenté constitue notre modèle de base pour l’étude pseudo 2D des non uniformités (de dopages, d’épaisseur d’oxyde ou de charges) entre la source et le drain des transistors étudiés. Toutefois, l’application la plus intuitive de ce modèle segmenté, où le transistor est assimilé à la mise en série de résistances, est l’étude de l’influence électrique des résistances d’accès du transistor que nous allons décrire dans le paragraphe suivant. Le transistor MOS admet quatre résistances parasites, RG, RB, RS et RD, localisées sur ses terminaux (cf. Fig. (III.3)). Cependant, ces résistances n’ont pas la même influence sur le fonctionnement du transistor MOS. En considérant un courant à travers l’isolant de grille nul ou extrêmement faible, la résistance de grille, RG, n’aura pas d’influence sur le comportement statique du transistor et la tension VGEn revanche, les zones d’accès au canal, où sont appliquées les polarisations de la source et du drain, présentent des résistances, RS et RD, appelées résistances d’accès ou résistances séries, dont l’influence peut être néfaste pour l’amplitude du courant de drain. Ces résistances d’accès au canal ne sont pas négligeables, puisqu’elles entraînent une chute de tension à leurs bornes, et par suite une diminution de VDS. Dans la suite de cette étude, nous considèrerons que ces résistances RS et RD, regroupent à la fois les résistances de contacts, d’interconnexions, de diffusion à l’intérieur des régions source et drain, et d’injection dues au confinement des lignes de courant entre la région du canal et la région source. Enfin, pour des structures dont l’extension des zones désertées, côté source et côté drain, doit être réduite et les forts champs électriques atténués, les résistances des zones faiblement dopées (LDD Lightly Doped Drain [Ogura’80]) seront également prises en compte dans RS et RD.